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| 采购项目名称 | 高性能仿真计算模组、FPGA开发板 | 采购项目编号 | 清采比选20252497号 |
|---|---|---|---|
| 公告开始时间 | 2025-12-18 02:14:49 | 公告截止时间 | 2025-12-21 03:00:00 |
| 对外联系人 | 本项目不接受咨询 咨询通道已关闭 | 联系电话 | 本项目不接受咨询 咨询通道已关闭 |
| 签约时间要求 | 成交后5个工作日内 (如不按时签订合同，采购单位有权取消或变更采购结果) | 交货时间要求 | 签订合同后3个自然日内 |
| 采购单位 | 清华大学 | ||
| 最高限价 | ￥ 432,000.00 未公布 | ||
| 国内合同付款方式 | 合同签订后70%，验收合格后30% | ||
| 交货地址 | 北京市清华大学 | ||
| 供应商特殊资质要求 |
无 |
||
采购清单1
| 物资名称 | 采购数量 | 计量单位 |
|---|---|---|
| 高性能仿真计算模组 | 6 | 组 |
| 品牌 品牌1 | |
|---|---|
| 型号 | |
| 品牌2 | |
| 型号 | |
| 品牌3 | |
| 型号 | |
| 单价 | ￥ 45,000.00 |
| 技术参数及配置要求 | 1、国产交换芯片、国产CPU； 2、整机配置 ≥48个千兆RJ45电口，≥4个SFP+万兆光口； 转发延迟 ≤1us；包缓存 ≥9MB；内存 ≥2GB；Flash ≥8GB；电源功率 ≤150W；设备典型功耗 ≤100W；支持冗余电源、冗余风扇； 3、支持openflow 1.3协议，交换机所用芯片为支持SDN的ASIC芯片以保障转发能力，不能用CPU/NP/FPGA来做报文转发； 4、支持OpenFlow流表线速匹配这些字段：ETH SRC/ETH DST/ETH TYPEVLAN ID/VLAN PCP/IPv4 SA/IPv4 DA/IPv4 DSCP/L3 protocol/TCP/UDP/SCTP source port numberTCP/UDP/SCTP destination Port/ tunnel ID 5、支持OpenFlow流表线速修改这些字段：MACDA/MACSA/VLAN ID/VLAN PCP/tunnel ID/IPv4 SA/IPv4 DA/IPv4 DSCP /TCP-UDP Source Port/TCP-UDP Destination Port/ TTL/icmp code/icmp type/arp-op-code 6、支持OVS 7、支持nvgre功能 8、支持Vxlan功能 9、支持IPv6 10、支持匹配用户自定义字段 11、支持传统二三层 支持OSPF, IPSLA, 静态路由，mac转发 12、支持流表项数量≥3500 13、支持混合模式，走完Openflow流程后继续走传统二三层流程 14、计算内存 64GB*4，硬盘2T*4，GPU卡：4*技嘉RTX4090涡轮双宽GPU:显存规格：24G/384bit GDDR6X，流处理器：16384，显卡频率：2520MHz/21000MHz 15、非易失存算阵列要求1T1R结构，Read Vol为1.1Vwl, 0.2Vbl，Write Vol: 1.1V至3.3V区间，Write endurance: 100C； 15、封装规格DIP 32，涉及pin包括：word line /bit line / source line address: a<5:0>、8条wl同选使能信号、word line /bit line / source line 电压输入、word line /bit line / source line使能信号、电源/地；尺寸要求：20.32mm(宽) * 43.18mm(高) 16、阵列规模不少于48行*80列 17、非易失存算阵列读取响应时间应不高于 100 ns，每个节点均支持高低组态之间切换， 器件整体预期可呈现约1000倍量级的阻值变化（例如从约 15 MΩ 切换至约 15 kΩ）； 18、存算阵列包含 128 个相互独立的 8×7 并行访问阵列，并通过 MUX 选择机制实现对任一阵列的独立操作；一次性写入方案可在上述 128 个阵列中分别执行最多 128 次独立写操作，写入位置分布于不同忆阻器件单元中 19、可提供个性化定制 |
| 质保期 |
采购清单2
| 物资名称 | 采购数量 | 计量单位 |
|---|---|---|
| FPGA开发板 | 6 | 块 |
| 品牌 品牌1 | |
|---|---|
| 型号 | |
| 品牌2 | |
| 型号 | |
| 品牌3 | |
| 型号 | |
| 单价 | ￥ 27,000.00 |
| 技术参数及配置要求 | 1、工艺节点：28 nm 高性能、低功耗 CMOS 工艺，核心标称电压约 1.0 V，工作范围 0.97 V～1.03 V。 2、逻辑规模：可用逻辑单元数（Logic Cells）不少于 693,000 个。 3、配置逻辑块（CLB）数量不少于 54,000 块，支持 6 输入 LUT 结构。 4、Slice 资源：Slice 数量不少于 108,000 个，每个 Slice 含至少 4 个 6 输入 LUT 和 8 个触发器。 5、片上块 RAM：36 Kb Block RAM 数量不少于 1,470 块，总容量不小于 52,920 Kbit（约 52 Mbit）。 6、片上分布式 RAM：容量不小于 10,888 Kbit。 7、DSP 资源：DSP Slice 数量不少于 3,600 个，单个 DSP Slice 支持 25×18 乘法、48 bit 累加及预加器结构，最高工作频率不低于 600 MHz。 8、高速串行收发器：可用 GTH/GTX 收发器通道数量不少于 36 通道（对应 FCBGA-1761 等封装实际可用资源）；单通道支持的线速率范围覆盖 600 Mb/s～不低于 10 Gb/s，系列最高速率可达 28.05 Gb/s。 9、通用可编程 I/O：可用 I/O 引脚数量不少于 600 个，支持 LVCMOS、LVDS、SSTL 等主流单端与差分 I/O 标准，I/O 电压范围 1.2 V～3.3 V。 10、片外存储接口能力：原生支持 DDR3/DDR3L 内存接口，单通道数据速率不低于 1600 MT/s，应兼容 1866 MT/s 级别的器件能力。 11、时钟管理资源：时钟管理单元（CMT）数量不少于 20 个，每个 CMT 至少包含 1 个 MMCM 和 1 个 PLL，支持倍频、分频及相位调节。 12、最高工作频率：核心逻辑典型最大工作频率不低于 600 MHz。 13、PCIe 支持能力：集成 PCIe 硬核，至少支持 PCIe Gen2 x8 或 PCIe Gen3 x4 端点和根端口配置。 14、其他高速协议支持：在配套 IP 支持下，能够实现 10G/40G ***网、Aurora、SRIO 等高速串行接口功能。 15、片上模拟与监控：内置 XADC 模块，包含双通道 12 bit、1 MSPS ADC，可实现片上温度和电源电压监测。 16、工作电源：核心电源电压范围 0.97 V～1.03 V；I/O 电源支持常用 1.2 V、1.5 V、1.8 V、2.5 V、3.3 V 等档位。 17、工作温度等级：工业级或更高等级，结温范围 −40 ℃～+100 ℃，满足工业现场长期连续运行要求。 18、封装形式：采用高引脚数 FCBGA/BGA 封装，球数不少于 1,157 球，球距 1.0 mm，要求实际可用 I/O 不少于 600 个、收发器通道不低于 36 通道（典型如 1761 球封装的 850 I/O / 36 通道等效水平）。 19、开发工具支持：提供完整的 FPGA 开发工具链支持，包括综合、布局布线、时序分析、逻辑仿真、在线调试等功能，并提供相应 IP 核、参考设计和仿真模型。 20、可靠性与合规：器件满足 RoHS 等环保法规，工作寿命不低于 10 年；供方须提供官方数据手册、封装与焊盘图、引脚分配表、质量与可靠性说明等技术资料。 21、可提供个性化定制 |
| 质保期 |
清华大学
2025-12-18 02:14:49
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